3D-chipstapeling verhoogt de interconnectdichtheid voor AI

CEA-Leti heeft een hybride die-to-wafer (D2W)-bondingproces gedemonstreerd met interconnectafstanden tot slechts 1 μm, gericht op het aanpakken van prestatiebeperkingen in AI-acceleratoren, high-performance computing-systemen en geavanceerde beeldvormingsapparatuur. De resultaten werden gepresenteerd tijdens de Electronic Components and Technology Conference (ECTC) 2026 in Orlando, Florida, en tonen vooruitgang richting een hogere verticale integratiedichtheid in halfgeleiderverpakkingen.

Hybride die-to-wafer-bonding voor geavanceerde halfgeleiderintegratie
Nu transistorverkleining haar fysieke en economische grenzen nadert, maken halfgeleiderfabrikanten steeds vaker gebruik van geavanceerde verpakkingsmethoden en driedimensionale integratie om de rekenprestaties verder te verbeteren. In plaats van uitsluitend te vertrouwen op kleinere transistors, maakt 3D-integratie het mogelijk meerdere apparaatlagen verticaal te stapelen, waardoor de afstand die gegevens tussen componenten moeten afleggen wordt verkort.

De demonstratie van CEA-Leti richtte zich op hybride die-to-wafer-bonding, een techniek waarbij afzonderlijke chips rechtstreeks op een wafer worden verbonden via koper-op-koperverbindingen met hoge dichtheid. Door de interconnectafstand te verkleinen tot 1 μm neemt het aantal verbindingen dat binnen een bepaald oppervlak kan worden geplaatst aanzienlijk toe.

Voor AI-acceleratoren en high-performance computing-systemen, waar geheugenbandbreedte en gegevensverplaatsing belangrijke prestatiebeperkingen vormen, kan een hogere interconnectdichtheid de communicatie tussen gestapelde componenten verbeteren en tegelijkertijd het energieverbruik van gegevensoverdracht verminderen.

Elektrische validatie van interconnects met ultrafijne afstand
Het onderzoeksteam rapporteerde succesvolle elektrische tests van structuren met maximaal 100.000 interconnectverbindingen. Volgens CEA-Leti bevestigen de resultaten de haalbaarheid van hybride bonding voor toepassingen met een hoge interconnectdichtheid.

Elektrische karakterisering van daisy-chain-teststructuren toonde de verwachte functionaliteit en opbrengst voor interconnectafstanden van 5 μm tot 2 μm. Structuren met een afstand van 1 μm functioneerden eveneens succesvol, hoewel de opbrengst werd beperkt door de uitlijningsnauwkeurigheid van de momenteel beschikbare bondingapparatuur.

Het onderzoek vormt een belangrijke stap richting een hogere verticale interconnectdichtheid in halfgeleidersystemen, waar conventionele verbindingstechnologieën op pakketniveau een beperkende factor kunnen worden.

Uitdagingen op het gebied van uitlijningsnauwkeurigheid en waferreconstructie
Het realiseren van een interconnectafstand van 1 μm vereiste het oplossen van twee belangrijke productie-uitdagingen: uitlijningsprecisie en oppervlakteplanarisatie.

De belangrijkste technische uitdaging was het positioneren van chips met voldoende nauwkeurigheid tijdens het bondingproces. Op submicronniveau kunnen zelfs kleine afwijkingen in de uitlijning de elektrische connectiviteit en productieopbrengst beïnvloeden.

Het proces vereiste ook waferreconstructie met behulp van een techniek voor het opvullen van tussenruimtes tussen chips (IDGF). Deze stap vult de ruimtes tussen aangrenzende chips voordat aanvullende verticale interconnectstructuren worden gevormd. Om daaropvolgende processtappen te ondersteunen, optimaliseerden de onderzoekers chemisch-mechanische polijsting (CMP) om de vlakheid van het oppervlak te bereiken die nodig is voor betrouwbare hybride bonding en verticale verbindingen.

Deze procesverbeteringen zijn bedoeld om toekomstige multi-die-architecturen met steeds hogere stapeldichtheden te ondersteunen.




Integratie met TSV- en Through-Oxide-technologieën
De gedemonstreerde D2W-technologie maakt deel uit van een bredere roadmap voor halfgeleiderintegratie die ook high-density through-silicon vias (HD TSV's) en through-oxide vias (TOV's) omvat.

TSV's bieden verticale elektrische verbindingen door siliciumsubstraten, terwijl TOV's elektrische routering door oxidelagen mogelijk maken. In combinatie met het opvullen van tussenruimtes tussen chips ondersteunen deze technologieën waferreconstructie en de integratie van meerdere chips met verschillende functies binnen één gestapelde behuizing.

Dergelijke architecturen worden steeds belangrijker in geavanceerde AI-systemen, beeldsensoren en heterogene computerplatformen, waar processors, geheugencomponenten en gespecialiseerde acceleratoren grote hoeveelheden gegevens met minimale vertraging moeten uitwisselen.

De mogelijkheid om D2W- en wafer-to-wafer-integratie (W2W) te combineren kan bovendien meer flexibiliteit bieden bij het balanceren van prestaties, productieopbrengst en kosten.

Routekaart naar interconnects op submicronniveau
CEA-Leti gaf aan dat de huidige demonstratie dient als een overgangsplatform voor conceptvalidatie en toekomstige ontwikkeling.

De volgende onderzoeksfase zal zich richten op de integratie van D2W-bonding met HD TSV- en TOV-technologieën, terwijl tegelijkertijd wordt gewerkt aan een doelafstand van 0,5 μm. Volgens de onderzoekers zullen toekomstige bondingtools met een uitlijningsnauwkeurigheid van ongeveer 0,5 μm (3σ) de opbrengst op deze schaal verbeteren.

Een verdere verkleining van de afstand kan aanzienlijk hogere interconnectdichtheden mogelijk maken en tegemoetkomen aan de groeiende bandbreedte-eisen van de volgende generatie AI-acceleratoren en geavanceerde CMOS-beeldsensoren.

Het onderzoek werd uitgevoerd binnen het kader van de FAMES Pilot Line en het ANR NextGen-project onder het France 2030-initiatief. Gerelateerd werk op het gebied van IDGF, TOV's en HD TSV's werd ondersteund door IRT Nanoelec.

Aanvullende context
Deze sectie bevat technische specificaties en concurrentievergelijkingen die niet in het oorspronkelijke persbericht waren opgenomen.

De race om de interconnectdichtheid te verhogen is een centraal aandachtspunt geworden binnen geavanceerde halfgeleiderverpakkingstechnologie. Vergelijkbare technologieën zijn onder meer SoIC (System on Integrated Chips) van TSMC, Foveros van Intel, X-Cube van Samsung en hybride bondingtechnologieën ontwikkeld door imec en andere onderzoeksorganisaties op het gebied van halfgeleiders.

Huidige geavanceerde hybride bondingtechnologieën werken doorgaans met afstanden van enkele micrometers, waardoor de demonstratie van een D2W-hybride bondingproces met een afstand van 1 μm een belangrijke mijlpaal vormt in de schaalvergroting van verticale interconnects. Naarmate AI-hardwarearchitecturen steeds meer gebruikmaken van chiplets en heterogene integratie in plaats van traditionele monolithische schaalvergroting, worden technologieën die dichtere verticale verbindingen mogelijk maken essentiële onderdelen van de halfgeleiderketen. Verbeteringen in interconnectdichtheid kunnen de bandbreedte per oppervlakte-eenheid verhogen en tegelijkertijd het energieverbruik voor communicatie verlagen — twee prestatie-indicatoren die steeds belangrijker worden voor AI-acceleratoren, high-performance computing-platformen en geavanceerde beeldvormingssystemen.

Bewerkt door Aishwarya Mambet, Induportals-redacteur, met ondersteuning van AI.

www.cea.com